Por que vejo violações de sincronização no exemplo de projeto Intel® Arria® 10 e Intel® Cyclone® HDMI de 10?

Quando você gera e compila exemplo de design HDMI para os Intel® Arria® 10 e Intel® Cyclone® 10 FPGAs, você pode encontrar violação de sincronização devido ao cruzamento do domínio do clock para o seguinte caminho:

A partir do nó:
*|hdmi_0|u_bitec_hdmi_rx| SCDC_TMDS_CONFIG[1]

Para nó:
*|hdmi_0|u_bitec_hdmi_rx| Alignment_Deskewing.hdmi_align_deskew|bit_slip[1].bitslipper|index[*]

Para resolver este problema, adicione a seguinte restrição ao arquivo SDC:

set_multicycle_path -end -setup -a partir de *|hdmi_0|u_bitec_hdmi_rx| SCDC_TMDS_CONFIG[1] -para *|hdmi_0|u_bitec_hdmi_rx| Alignment_Deskewing.hdmi_align_deskew|bit_slip[*].bitslipper|index[*] 2

set_multicycle_path -end-hold -a partir de *|hdmi_0|u_bitec_hdmi_rx| SCDC_TMDS_CONFIG[1] -para *|hdmi_0|u_bitec_hdmi_rx| Alignment_Deskewing.hdmi_align_deskew|bit_slip[*].bitslipper|index[*] 1

Este problema foi corrigido a partir da versão 18.0 do software Intel® Quartus® Prime.