ID do artigo: 000075419 Tipo de conteúdo: Mensagens de erro Última revisão: 10/10/2018

Aviso (16817): Verilog HDL waring em alt_etipc3_nphy_elane.v (12698)

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Ethernet de 25G Intel® FPGA IP
  • Ethernet de baixa latência de 100G Intel® FPGA IP para Arria® 10 e Stratix® V
  • MAC Ethernet de 10G Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Você pode ver o aviso mostrado acima devido à colisão do módulo ao compilar um projeto com várias instâncias do hard IP Intel® Stratix® 10 E-tile para Ethernet Intel FPGA IP.

    Quando várias instâncias do Hard IP de E-tile para ethernet Intel FPGA IP são usadas com diferentes configurações dentro do mesmo projeto Intel® Quartus® Prime, o design pode compilar incorretamente, o que também pode causar erros de ajuste.

    Os usuários verão avisos de compilação onde as configurações para módulos com o mesmo nome são sobregravadas na compilação Intel Quartus Prime e durante a compilação de simulação.

    Resolução

    Este problema está programado para ser corrigido em uma versão futura do software Intel Quartus Prime.

    Produtos relacionados

    Este artigo aplica-se a 2 produtos

    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX

    Isenção de responsabilidade

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