Devido a um problema no software Quartus® II 12.1 SP1 e anterior, você pode ver este erro ao executar o Analisador lógico SignalTap™ II. Este problema ocorre devido à otimização incorreta do caminho JTAG TDO. Este problema afeta os projetos que Stratix® dispositivos V, Arria® V e Cyclone® V.
Para evitar esse problema, restrinque corretamente o caminho JTAG TDO e recompile seu design. Para restringir corretamente o caminho JTAG TDO, adicione as seguintes restrições ao seu arquivo Synopsys Design Constraints (.sdc).
if { [string equal quartus_fit $::TimeQuestInfo(nameofexecutable)] }
{ set_max_delay -to [get_ports { altera_reserved_tdo } ] 0 }
Este problema foi corrigido e o caminho está corretamente limitado, começando com o software Quartus II versão 13.0.