ID do artigo: 000075441 Tipo de conteúdo: Solução de problemas Última revisão: 17/12/2018

Ao usar o sinal Ethernet de baixa latência 10G MAC Intel® FPGA IP, por que o sinal avalon_st_rx_pfc_pause_data desafirma para apenas um ciclo de clock após receber uma solicitação de XON na implementação do Controle de fluxo baseado em prio...

Ambiente

    Intel® Quartus® Prime Pro Edition
    MAC Ethernet de baixa latência de 10G Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Devido a um problema com o software Intel® Quartus® Prime versão 18.0 e anterior, o sinal ethernet de baixa latência 10G MAC Intel® FPGA IP do avalon_st_rx_pfc_pause_data é desafirmou-se para apenas um ciclo de clock após receber uma solicitação de XON nas implementações de PFC. O sinal avalon_st_rx_pfc_pause_data continua a ser afirmado até que o quanta pausa expire ou se torne zero.

Resolução

Não há solução alternativa disponível.

Este problema foi corrigido a partir do Intel® Quartus® Prime Pro versão 18.1.

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