ID do artigo: 000075466 Tipo de conteúdo: Solução de problemas Última revisão: 30/10/2018

Por que a out_channel do meu núcleo Intel® CIC IP de várias entradas está fora de sequência?

Ambiente

    Intel® Quartus® Prime Pro Edition
    CIC Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Devido a um erro no cálculo do núcleo intel® CIC IP de latência no bloco de saída, o out_channel para out_data relacionamento está desativado por um. Por exemplo, se o filtro CIC tiver 10 entradas, o out_data fornece dados para o canal 0, enquanto out_channel indicará o canal 9.  Este erro de alinhamento de canal estará presente na simulação e no design sintetizado.

Resolução

Para resolver este problema, adicione um estágio de registro adicional após out_data. Este estágio pode ser adicionado em RTL. Esta etapa adicional de registro corrige o out_channel para out_data relacionamento.

Este problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime.

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