A opção de compartilhamento de clock de vários controladores permite que os controladores compartilhem os clocks PHY estáticos entre vários controladores que são executados na mesma frequência e devem compartilhar o mesmo clock de referência de loop bloqueado por fase (PLL).
No entanto, há uma limitação se você quiser habilitar este recurso na família de dispositivos Cyclone® III e Cyclone IV.
- Para o design com duas instâncias ALTMEMPHY, duas PLLs ainda serão utilizadas.
Isso é explicado no seguinte artigo do knowlegde:
Posso compartilhar uma única PLL para duas instâncias ALTMEMPHY no meu projeto?
- Para o controlador de memória baseado em ALTMEMPHY, o PLL deve ser alimentado com seu pino de entrada dedicado totalmente compensado para reduzir o jitter e esta é uma das suposições do modelo de sincronização para PLL e rede clock.
"O sinal do clock de entrada de referência para o PLL deve ser conduzido pelo pino de entrada de clock dedicado localizado adjacente ao PLL ou pelo sinal de saída do clock do PLL adjacente. Para minimizar o nervosismo do clock de saída, o pino do clock de entrada de referência para o ALTMEMPHY PLL não deve ser roteada pelo núcleo usando redes de clock globais ou regionais."
- Cyclone III e Cyclone IV não possuem entrada de clock dedicada totalmente compensada que poderia alimentar duas PLLs.
Essa rede de clock PLL só está disponível na família de dispositivos Arria® II GX, Stratix® III e Stratix® IV.
Arria II GX
- CLK[8..11] para PLL_5 e PLL_6
Stratix III, Stratix dispositivo IV
- CLK[0..3] para PLL_L2 e PLL_L3
- CLK[4..7] para PLL_B1 e PLL_B2
- CLK[8..11] para PLL_R2 e PLL_R3
- CLK[12..15] para PLL_T1 e PLL_T2
Por essas razões, o compartilhamento de clock de vários controladores não deve ser usado na família de dispositivos Cyclone III e Cyclone IV.
Considere ter entrada de clock separada para cada controlador de memória em Cyclone III e Cyclone dispositivo IV.