Por que o meu projeto, incluindo um R-Tile Avalon Streaming IP para PCI Express*, não consegue ser submetido com sucesso à reconfiguração ou a uma operação de atualização do CVP?

Você pode sofrer um erro ao reconfigurar ou executar uma atualização CVP em seu dispositivo se não houver sinal de clock estável livre de execução nos pinos do clock de referência (REFCLK_GXR[R,L [14A, 14C,15A,15C]_CH[0,1]P) do R-Tile antes de passar pelo processo de reconfiguração.

O problema não afetará seu dispositivo durante o primeiro processo de configuração, mesmo que não haja sinal de clock funcionando estável e livre nos pinos do clock de referência (REFCLK_GXR[R,L [14A, 14C, 15A,15C]_CH[0,1]P).

Forneça um sinal de clock estável e livre nos pinos do clock de referência (REFCLK_GXR[R,L [14A, 14C,15A,15C], _CH[0,1]P) do R-Tile antes de iniciar uma operação de reconfiguração de dispositivo.

Essas informações foram adicionadas no Guia do usuário da Configuração FPGA Agilex™.