ID do artigo: 000075516 Tipo de conteúdo: Solução de problemas Última revisão: 10/03/2021

Por que a Avalon® de transmissão de IP para PCI Express gera uma interrupção de MSI quando o bit msi_enable do Registro de controle de mensagens MSI ou o bit mestre de barramento habilitar o registro de comando PCI não são afirmados?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Intel® Stratix® 10 Hard IP para PCI Express* Avalon-ST
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

O arquivo L-/H-Tile Avalon® de transmissão de IP para PCI Express não verifica o status do MSI Enable bit do Registro de controle de mensagens MSI ou o bit mestre de barramento habilitar o bit do Registro de comando PCI, e gerará uma única TLP de gravação de memória dword para sinalizar uma interrupção de MSI no link PCI Express cada vez que o sinal app_msi_req for afirmado.

Resolução

Para resolver este problema, a lógica do aplicativo do usuário deve validar o status dos bits MSI Enable and Bus Master Enable antes de afirmar app_msi_req sinal.

Essas informações foram adicionadas à versão 2021.09.17 do L-and-H-tile Avalon® Streaming e Virtualização de E/S de raiz única (SR-IOV) IP para o Guia do usuário PCI Express.

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