Ao usar a interface de registro Avalon®-MM no jesd204B Intel® FPGA IP, você pode habilitar a inversão de polaridade por meio de bit[0] de registros lane_ctrl_ (0x4 - 0x20)), onde < n> representa o número de faixa direcionada.
Consulte os seguintes links para o mapa do endereço JESD204B e as definições de registro:
TX: https://www.intel.com/content/www/us/en/programmable/support/literature/ug/altera_jesd204_tx_regmap.html
RX: https://www.intel.com/content/www/us/en/programmable/support/literature/ug/altera_jesd204_rx_regmap.html
Para designs que não utilizam a interface de registro, siga as instruções na solução alternativa abaixo, para habilitar a inversão de polaridade em uma base por via no jesd204B Intel® FPGA IP.
Se o acesso do registro Intel® FPGA IP do núcleo jesd204B estiver indisponível, siga a sequência de solução alternativa abaixo para ativar a inversão de polaridade.
Mude o diretório para < do núcleo /altera_jesd204_phy_//
Abra o nome do _altera_jesd204_phy__.v com qualquer editor de texto.
Procure por portas .csr_lane_polarity no inst__mlpcs instação.
A largura da porta de csr_lane_polarity de entrada é L, onde L representa o número total de vias no núcleo de Intel® FPGA IP JESD204B. A LSB representa a faixa 0, o 1 bit menos significativo representa a faixa 1,..., MSB representa a faixa L-1.
Para habilitar a inversão de polaridade, unidade 1 para o bit direcionado na porta csr_lane_polarity entrada.
O exemplo a seguir mostra um design de 8 vias, com polaridade invertida para a faixa 0 à pista 2:
módulo _altera_jesd204_phy__ #(
...
altera_jesd204_tx_mlpcs #(
...
) inst_tx_mlpcs (
...
.csr_lane_polarity (7'b0000_0111), // TX: polaridade invertida para vias 0-2
...
);
altera_jesd204_rx_mlpcs #(
...
) inst_rx_mlpcs (
...
.csr_lane_polarity (7'b0000_0111), // RX: polaridade invertida para vias 0-2
...
);
...