ID do artigo: 000075535 Tipo de conteúdo: Solução de problemas Última revisão: 20/04/2018

Por que o pedido de espera ainda é alto depois que readdatavalid é afirmado no ASMI Parallel II Intel® FPGA IP?

Ambiente

    Intel® Quartus® Prime Pro Edition
    ASMI Paralelo II Intel® FPGA IP
    Ponte de pipeline Avalon-MM Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema com o asmi parallel II Intel® FPGA IP, você verá esse comportamento se o sinal de leitura for afirmado quando o IP está atrasando um novo comando com a solicitação de espera alta. O sinal readdatavalid será afirmado em um ciclo de clock após a afirmação do sinal de leitura.

Como o IP ainda está ocupado, o pedido de espera permanece alto. O barramento de dados de leitura do IP não é válido.

 

 

Resolução

Para resolver este problema, não envie o comando de leitura para o IP quando a solicitação de espera estiver alta.

Envie o comando leitura quando o sinal waitrequest for desassertado.

 

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