Por que o bit Intel® Arria® padrão de padrão de conjunto PCI* Express HIP de 10 Intel® Arria® quando recebido padrão de conformidade modificado no ltSSM=Estado de conformidade de pesquisa?

De acordo com a especificação PCIe*, quando o LTSSM da porta raiz pcIe* ou do endpoint estiver no estado de conformidade de pesquisa, o bit de bloqueio de padrão em dados transmitidos deve ser definido, quando ele recebe padrão de conformidade modificado e travas para o padrão de conformidade modificado. Intel® Arria® 10 PCIe* Hard IP tem um problema, o que significa que ele nunca bloqueará o padrão de conformidade modificado. Intel Arria 10 PCIe* Hard IP está esperando que o padrão de dados 4A_BC_B5_BC { D10.2, K28.5, D21.5, K28.5 } seja uma das seguintes sequências:

1. BC_4A_B5_BC { K28.5, D10.2, D21.5, K28.5 }
2. BC_BC_4A_B5 { K28.5, K28.5, D10.2, D21.5 }
3. B5_BC_BC_4A { D21.5, K28.5, K28.5, D10.2 }
4. 4A_B5_BC_BC { D10.2, D21.5, K28.5, K28.5 }

Nenhuma solução alternativa para esta Errata. O aplicativo do usuário precisa estar ciente da limitação e cuidar deste cenário.