ID do artigo: 000075582 Tipo de conteúdo: Solução de problemas Última revisão: 15/07/2021

Por que o Intel® FPGA P-Tile Avalon® streaming IP para PCI Express* relata violações de configuração ao habilitar o Kit de ferramentas de depuração na configuração da Geração3?

Ambiente

    Intel® Quartus® Prime Pro Edition
    PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no Intel® FPGA P-Tile Avalon® Streaming IP para a configuração PCI Express* Gen3, as violações de configuração serão vistas ao habilitar o Kit de ferramentas de depuração e configurar o IP para modos Gen3.

Resolução

Essas violações de sincronização podem ser ignoradas com segurança.

Para resolver este problema, inclua as seguintes restrições set_false_path para remover as violações de sincronização em seu projeto:

 

Para a geração 3/4x16:

set_false_path -de *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* -a *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path -de *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* -a *|toolkit_inst|toolkit_readdata*

 

Para a Geração 3/4x8:

 

set_false_path -de *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* -a *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path -de *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* -a *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path -de *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* -a *|toolkit_inst|toolkit_readdata*

 

set_false_path -de *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* -a *|toolkit_inst|toolkit_readdata*

 

Para a Geração 3/4x4:

set_false_path -de *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* -a *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path -de *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* -a *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path -de *|rx_deskew|u_wrpcie_deskew_0_5_port2|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* -a *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path -de *|rx_deskew|u_wrpcie_deskew_0_5_port3|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* -a *|toolkit_inst|ptile_link_insp|avmm_readdata_r*

 

set_false_path -de *|maib_and_tile|hdpldadapt_rx_chnl_10~pld_rx_clk1_dcm.reg* -a *|toolkit_inst|toolkit_readdata*

 

set_false_path -de *|maib_and_tile|hdpldadapt_rx_chnl_11~pld_rx_clk1_dcm.reg* -a *|toolkit_inst|toolkit_readdata*

 

set_false_path -de *|rx_deskew|u_wrpcie_deskew_0_5_port2|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* -a *|toolkit_inst|toolkit_readdata*

 

set_false_path -de *|rx_deskew|u_wrpcie_deskew_0_5_port3|u_wrpcie_deskew|dpchannels[4].tx_aib_deskew_datapipe|o_aib_data_deskewed* -a *|toolkit_inst|toolkit_readdata*

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