ID do artigo: 000075587 Tipo de conteúdo: Solução de problemas Última revisão: 19/07/2021

Por que o exemplo de projeto R-Tile Avalon® Streaming Intel® FPGA IP para PCI Express usa o padrão de E/S de CML nos pinos de entrada do clock de referência PCI Express?

Ambiente

    Intel® Quartus® Prime Pro Edition
    exemplo-de-componentes-de-design
    PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no exemplo de projeto do Avalon® Intel® FPGA IP Streaming R-Tile para PCI Express, o padrão padrão de E/S para os pinos de entrada do clock de referência PCI Express é CML.

Resolução

De acordo com a especificação da base PCI Express e as Diretrizes de conexão de pinos da família de dispositivos de Intel Agilex®, os pinos de entrada do clock de referência devem ser definidos para o padrão de E/S HCSL.

Esse problema é corrigido no software Intel® Quartus® Prime Pro Edition 21.3.

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FPGAs e FPGAs SoC Intel® Agilex™ série I

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