Por que o Intel® L-H-Tile Avalon® Streaming IP para PCI Express* relata violações de sincronização em caminhos de cruzamento de domínio de clock?

Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 20.3 a 21.2, você pode ver violações de sincronização entre caminhos que estão cruzando domínios do clock no Intel® L-H-Tile Avalon® Streaming IP para PCI Express*.

O Intel® L-H-Tile Avalon® Streaming IP para PCI Express* gera a lógica de sincronização necessária para o cruzamento do domínio do clock, no entanto, os Arquivos de restrições de design Synopsys* (.sdc) não restringem corretamente esses caminhos.

Para resolver este problema, siga os próximos passos:

1. Baixe altera_pcie_s10_gen3x16_cdc arquivo Synopsys* Design Constraints (.sdc)
2. Adicione altera_pcie_s10_gen3x16_cdc.sdc ao seu projeto de Intel® Quartus®
3. altera_pcie_s10_gen3x16_cdc.sdc deve ser colocado após o arquivo de configuração intel® L-/H-Tile Avalon® Streaming IP para PCI Express* (.ip)

Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 21.3.