ID do artigo: 000075633 Tipo de conteúdo: Solução de problemas Última revisão: 15/03/2019

Por que o serdes_pll_locked do PCI* Express Hard IP superior de dispositivos Intel® Cyclone® V não trava?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Hard IP para PCI Express* Cyclone® V Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema com o software Intel® Quartus® prime, o dispositivo Intel® Cyclone® V que inclui 6 canais de transceptor e dois IPs rígidos PCIe* verá um problema em que o sinal de serdes_pll_locked hard IP do PCIe* superior não é travado. O PCIe Hard IP mais baixo não tem esse problema e está funcionando corretamente.

Resolução

Para resolver este problema, execute o script enable_rx_pma_direct.xml em cima do arquivo SOF gerado por Quartus.

Execute o script da linha de comando, conforme mostrado abaixo, baixe o script .xml daqui e execute-o a partir do mesmo diretório que o arquivo do projeto Quartus (.qpf).

quartus_asm -e -x enable_rx_pma_direct.xml

 

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