Problema crítico
O PCIe* Hard IP Stratix® 10 ES pode encontrar vazamento de crédito durante a transmissão TLP. Quando o TX FIFO interno do Hard IP for preenchido, isso pode resultar em fuga de crédito. Isso pode levar a interface do usuário a ser limitada em conjunto com informações imprecisas consumidas por crédito que estão sendo relatadas na interface TX credit.
Todas as configurações da Gen1, Gen2 e Gen3 em dispositivos Stratix 10 GX com ES1 L-Tiles, ES2 L-Tiles ou H-Tiles ES1 são impactadas e podem observar a degradação do desempenho, resultando em uma menor largura de banda.
Para contornar essa errata, você deve monitorar e proteger o crédito disponível para cada tipo de transação: postado (P), não postado (NP) e conclusão (Cpl) usando a fórmula abaixo. Não calcule o tx_*_cdts_limit usando o sinal tx_*_cdts_consumed na interface de crédito TX:
Crédito disponível = Créditos anunciados de parceiro – GB
Onde GB = 128 créditos para dados, 64 créditos para cabeçalho.
Para dispositivos que anunciam menos de 128 créditos, esta solução alternativa não se aplica.
Abaixo está um exemplo de pseudocódigo para o tipo de tráfego de NPH TLP (leitura de memória sem carga) para evitar vazamento de crédito enquanto segue a regra de pedido de PCIe*
Dia 1 a. Rastrear o número de TLPs NP excepcionais da seguinte forma
Se (num_of_outstanding_NP_TLP < Initial_NPH_Credit) {
Send_NPH_packet;
}
1b. (OR) Guard band o crédito disponível para os NPH TLPs da seguinte forma
Se (tx_nph_cdts – 64) > 0) {
Send_NPH_packet;
}
Essa errata é fixa em dispositivos Stratix® 10 GX com ES3 L-Tiles, L-Tiles de produção, blocos H ES2 ou H-Tiles de produção, e todos os dispositivos Intel Stratix 10 SX.