Ao usar ALTTEMP_SENSE megafunção, certifique-se de que o clock aplicado ao IP seja inferior ou igual a 1,0 MHz. Ao usar um clock de frequência mais alta, a megafunção permite escolher uma divisão por 40 ou dividir por 80 fatores para reduzir a frequência do clock para ser menor ou igual a 1,0 MHz.
No entanto, o analisador de tempor do TimeQuest pode emitir uma violação de pulsação mínima ao usar o fator divisor de clock de 80. Quando um dos fatores de divisão for usado, o analisador de tempo do TimeQuest analisará apenas o clock para a divisão por 40 seleções. Assim, se você tiver um clock de entrada superior a 40 MHz e selecionar a divisão por 80 opções, o analisador de tempo do TimeQuest calculará a frequência do clock de entrada para a megafunção de ALTTEMP_SENSE será superior a 1,0 MHz.
Você pode adicionar uma restrição de design de sinopse (SDC) para substituir o cálculo incorreto da frequência do clock. A seguinte restrição de exemplo é baseada na saída CLK0 de uma megafunção ALTPLL (inst3) que conduz a porta de entrada CLK da megafunção ALTTEMP_SENSE (inst5).
create_generated_clock -nome {inst5|tsdadc_alttemp_sense_vps_component|sd1|clk} \
-fonte [get_pins {inst3|altpll_component|auto_generated|pll1|clk[0]}] \
-divide_by 80 -multiply_by 1 -duty_cycle 50,00 \
[get_pins { inst5|tsdadc_alttemp_sense_vps_component|sd1|clk } ]
Isso será corrigido em uma versão futura do software Quartus® II.