ID do artigo: 000075658 Tipo de conteúdo: Solução de problemas Última revisão: 05/05/2021

Por que a porta de Intel® FPGA IP de saída T j204c_tx_avst_ready X JESD204C permanece baixa quando configurada no modo Subclasse 1 com parâmetro de otimização de CSR habilitada?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • JESD
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema conhecido no software Intel® Quartus® Prime Pro Edition versão 21.1 e anterior, quando o JESD204C Intel® FPGA IP é usado no modo TX em dispositivos Intel® Stratix® 10 FPGA ou Intel Agilex 7 e está configurado para o® modo Subclasse 1 com otimização de CSR habilitado, o sinal Avalon-ST j204c_tx_avst_ready permanece baixo para sempre.

    Este problema não afeta as variantes da Subclasse 0 com a otimização de CSR habilitada ou as variantes da Subclasse 1 com otimização de CSR desabilitada.

    Resolução

    Não há solução alternativa para este problema.

    Para evitar esse problema, não use o recurso de otimização de CSR no modo Subclasse 1.

    Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 21.2.

    Produtos relacionados

    Este artigo aplica-se a 3 produtos

    FPGAs e FPGAs SoC Intel® Agilex™
    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX

    Isenção de responsabilidade

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