ID do artigo: 000075662 Tipo de conteúdo: Solução de problemas Última revisão: 19/07/2021

Por que o DMA IP do Multi Channel para PCI Express* para P-Tile tem largura de barramento incorreta para a Interface Config TL?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema com o DMA IP de vários canais para PCI Express* para P-Tile, no software Intel® Quartus® Prime Pro Edition versão 21.1, a Interface Config TL relata larguras incorretas.

    O usr_hip_tl_config_func_o deve ser um sinal de 3 bits, e o sinal usr_hip_tl_config_ctl_o deve ser um sinal de 16 bits.

    Resolução

    Este problema é corrigido a partir da revisão do software Intel® Quartus® Prime Pro Edition 21.2.

    O guia de usuário do DMA de vários canais para PCI Express* está programado para ser corrigido em uma versão futura do documento.

    Produtos relacionados

    Este artigo aplica-se a 3 produtos

    FPGA Intel® Stratix® 10 DX
    FPGAs e FPGAs SoC Intel® Agilex™ 7 série F
    FPGAs e FPGAs SoC Intel® Agilex™ série I

    Isenção de responsabilidade

    1

    Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.