Por que o Intel® FPGA P-Tile Avalon Streaming IP para PCI Express* Design Example exporta interfaces de reconfiguração para pinos, portas de nível superior?

Devido a um problema com o Intel® FPGA P-Tile Avalon Streaming IP para PCI Express* Design Example, as interfaces de reconfiguração são exportadas incorretamente para pinos/portas de alto nível?

Isso pode causar instabilidade de projeto, dependendo dos sinais conectados a esses pinos no PCB real.

Os sinais a seguir são exportados incorretamente para o nível superior.

dummy_user_avmm_rst_reset
p0_config_tl_dl_timer_update
xcvr_reconfig_read
xcvr_reconfig_readdatavalid
xcvr_reconfig_waitrequest
xcvr_reconfig_write
p0_config_tl_tl_cfg_add
p0_config_tl_tl_cfg_ctl
p0_config_tl_tl_cfg_func
p0_tx_cred_tx_cdts_type
p0_tx_cred_tx_data_cdts_consumed
xcvr_reconfig_address
xcvr_reconfig_writedata
xcvr_reconfig_readdata

Para resolver este problema, modifique o RTL de alto nível para impedir que esses sinais fossem exportados ou use a atribuição de pinos virtuais para alcançar o mesmo.

Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 21.3.