A simulação pll é configurada em 64 passos por ciclo e limitada à granularidade de 1 ps. Para algumas configurações de frequência, as etapas pll têm pontos decimais quando divididas em 64 passos e a duração da etapa PLL será arredondada. Como a altmemphy IP incrementa continuamente a fase, não demoraria muito para que a simulação eventualmente acumulasse erro suficiente para estar totalmente 180 graus fora do ciclo.
Para resolver este problema, calcule o valor do clock de referência PLL mais próximo do valor de destino para simulação.
Exemplo:
Para 24,576 MHz (40,690ns), o PLL é configurado 64 passos por ciclo. Portanto, leva 635,78ps por etapa. A simulação de PLL está limitada a pisar em granularidade de 1 ps, por isso usa 636 ps por etapa. Como a altmemphy IP incrementa continuamente a fase, não demoraria muito para que a simulação eventualmente acumulasse erro suficiente para estar totalmente 180 graus fora do ciclo.
Para evitar tais erros nesta faixa de frequência, determine um valor múltiplo de 64 que é de 24,606 MHz (este valor é mais próximo de 24,567 MHz).
Na aplicação real, ainda podemos permanecer a frequência de referência real.