ID do artigo: 000075837 Tipo de conteúdo: Solução de problemas Última revisão: 30/06/2015

Falha na simulação de Arria exemplo de projeto JESD204B 10 no modo soft PCS

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Ao gerar o exemplo de projeto JESD204B do catálogo de IP e habilitar o soft PCS no editor de parâmetros, a simulação testbench falha e mostra o seguinte mensagem de erro:

Execução da simulação JESD204B: LINK=2, L=2, M=2, F=2, DATARATE/L=6,144 Gbps

# Verificação de padrões:não foram encontrados dados válidos!

Nº JESD204B Tx Core(s): erro(s) de link Tx encontrado!

# JESD204B Rx Core(s): OK!

# TESTBENCH_FAILED: SIM FALHOU!

Resolução

Mude a PMA_WIDTH de XCVR_ATX_PLL no gen_ed_sim_verilog.tcl ou gen_ed_sim_vhdl.tcl script de 20 a 40. Em seguida, execute o script novamente para regenerar o modelo de simulação correto.

Este problema será corrigido em uma versão futura.

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