Nos dispositivos Stratix® II e Stratix II GX, cada PLL rápido pode conduzir até 25 canais receptores altlvds ao usar o DPA. Cada PLL de centro rápido pode conduzir até 25 canais receptores altlvds em cada banco adjacente para um total de até 50 canais. O requisito é que todos os canais receptores DPA devem estar dentro de 25 linhas LAB um do outro por banco. Nem todos os dispositivos suportam 25 canais DPA guiados por um PLL rápido no centro, depende do layout do dispositivo em particular usado.
Você pode encontrar um caso em que você saiba que seu dispositivo pode suportar um determinado número de canais DPA, no entanto, o software Quartus® II pode emitir um erro durante o processo de compilação que afirma ter excedido o número de receptores DPA disponíveis em seu dispositivo. Por exemplo, o dispositivo EP2SGX130GF1508 tem 48 canais que podem ser conduzidos por um dos PLLs rápidos do centro. (Uma vez que um PLL de centro rápido é usado para conduzir receptores em ambos os bancos, o PLL rápido do outro centro não pode ser usado para conduzir receptores). Se você definir o número de canais no altlvds_rx MegaWizard® para 48, você poderá obter um erro de compilação devido à forma como o software Quartus II coloca seus pinos se nenhum local de pino for atribuído.
Há dois tipos de pinos de clock de entrada dedicados nos bancos laterais Stratix II e Stratix II GX, um é estritamente uma entrada de clock dedicada que pode impulsionar as PLLs. O outro tipo é um pino de dois propósitos - ele pode ser usado como um pino de entrada de clock dedicado para as PLLs ou pode ser usado como um receptor SERDES. Se o fitter Quartus II colocar o clock de entrada PLL em um dos pinos de dois propósitos, você perderá um de seus canais receptores e receberá um erro de ajuste.
Para evitar esse erro, você pode fazer uma atribuição de pino ao pino do relógio para o colocar no pino de entrada dedicado que não tem o circuito SERDES. Isso permitirá que você tenha o número máximo possível de canais receptores DPA disponíveis para o seu projeto.
O seguinte descreve os pinos de clock dedicados disponíveis nos bancos de E/S 1 e 2 em dispositivos Stratix II e Stratix II GX:
CLK0p, CLK2p: pinos de clock de entrada dedicados com receptores SERDES.
CLK1p, CLK3p: pinos de clock de entrada dedicados sem receptores SERDES.
O seguinte descreve os pinos de clock dedicados disponíveis nos bancos de E/S 5 e 6 em Stratix II:
CLK8p, CLK10p: pinos de clock de entrada dedicados com receptores SERDES.
CLK9p, CLK11p: pinos de clock de entrada dedicados sem receptores SERDES.
Todos os pinos FPLL[10..7]CLKp não possuem receptores SERDES, estes são os pinos de entrada de clock dedicados para as PLLs rápidas de canto (não disponíveis em todos os dispositivos).
Observe que o diferencial na rescisão do chip é suportado apenas nos pinos de entrada de clock dedicados de dois propósitos que também possuem receptores SERDES. Os pinos de clock de entrada dedicados que não possuem receptores SERDES não suportam diferenciais na terminação do chip, são necessários resistores externos.