ID do artigo: 000075858 Tipo de conteúdo: Solução de problemas Última revisão: 20/02/2014

Tempos de inicialização de U durante FPGA programação

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

No HPS Cyclone SoC V, o U-Boot pode sair sem concluir, e relatar um código de erro de -6, indicando que o FPGA controle o bloco não pode obter dados válidos. Isso pode acontecer se o FPGA gerente sai da fase de inicialização antes dos testes de U-Boot para ela. Como um resultado, o valor do campo FPGA do gerente stat.mode é USERMODE, e os tempos de inicialização U estão fora esperando para stat.mode ser definido como INITPHASE.

Resolução

Edite o arquivo de origem U-Boot arch/arm/cpu/armv7/socfpga/fpga_manager.c. Modifique o stat.mode teste para permitir stat.mode = ou stat.mode INITPHASE = USERMODE.

Como alternativa, atualize para v13.1 ou mais recente.

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Este artigo aplica-se a 1 produtos

FPGAs Cyclone® V e FPGAs SoC

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