ID do artigo: 000075916 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2012

Quando eu simular a configuração PCI Express x8 no dispositivo Stratix IV GX, por que a porta coreclkout [1] está sempre com a lógica baixa?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Quando você instaura o transceptor Stratix® IV GX na configuração PCI Express (PIPE) x8, o Gerenciador de plug-in ALTGX MegaWizard® fornece dois bits coreclkout para a porta de saída, um para cada bloco de transceptor.

 

Altera identificou que durante a simulação funcional da configuração acima, o coreclkout[1] está sempre preso à lógica zero. O comportamento esperado é ter transições em ambos coreclkout[0] e coreclkout[1].

 

Solução alternativa: Altera recomenda que você use apenas coreclkout[0] a porta para corrigir a lógica do usuário em seu design.

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FPGA Stratix® IV GX

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