ID do artigo: 000075932 Tipo de conteúdo: Solução de problemas Última revisão: 16/04/2015

A simulação para quando global_reset_n é alternado no início da Intel® Arria® 10 FPGA simulação de IP somente DDR4 DDR4

Ambiente

    Intel® Quartus® II Subscription Edition
    Simulação
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Ao realizar uma simulação funcional com o IP somente Intel® Arria® PHY DDR4 FPGA 10 FPGA, a agregação do global_reset_n no início da simulação pode atrasar o sequenciador resultando em afi_cal_success ou afi_cal_fail nunca afirmando.

Este é um problema apenas com simulação e não afeta a função de hardware.

Resolução

Como solução alternativa, aplique um padrão global_reset_n semelhante ao gerado pelo bloco altera_avalon_reset_source no exemplo de projeto de simulação DDR4.

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