Por design, PCIe® o núcleo define a TxsWaitRequest_o alta para alta depois que ele estiver fora de reinicialização. No entanto, a lógica da aplicação só deve monitorar TxsWaitRequest_o quando afirma TxsRead_i ou TxsWrite_i.
A razão TXsWaitRequest_0 é afirmada por padrãoporque o núcleo pode precisar de ciclos adicionais para decodificar o comando TX transmitido pela camada do aplicativo. Este processo começa quando TxsRead_i ou TxsWrite_i estiver ativo.
1. Há duas razões pelas quais o núcleo precisa da latência extra:
Um. Para realizar a tradução de endereços para Avalon®-MM para PCI Express® Solicitação
B. Para quebrar a transação de gravação para várias solicitações, conforme exigido pela especificação PCI Express
2. Se uma solicitação de TX estiver ativa, o núcleo eventualmente limpará TxsWaitRequest_o quando estiver pronto para processar os próximos dados de gravação ou um novo comando.
3. O núcleo pode desaassertá-TxsWaitRequest_o no mesmo ciclo da solicitação, se o núcleo estiver pronto.