O compilador IP para PCI Express Stratix iv controlador GX Reset não entra em recuperação imediatamente se as restrições do clock de referência não estiverem atendidas

A lógica do controlador de reinicialização para o compilador IP para PCI Express implementação de IP rígido com módulos de reinicialização interna no Stratix IV Os dispositivos GX não monitoram o estado pll_locked após o busy_altgxb_reconfig sinal é desatado. Como um resultado, você pode observar a instabilidade do link antes do compilador de IP para PCI Express entra em recuperação de link após perda de trava PLL.

Este problema afeta todos os compiladores ip para PCI Express hard IP implementações com módulos de reinicialização interna em Stratix dispositivos IV GX.

Para evitar este problema, certifique-se de que seu compilador IP para PCI O clock de referência do transceptor Express atende aos seguintes requisitos:

• O clock de referência deve ser um clock de execução gratuito que é válido após o dispositivo ser a inicializado.
• O clock de referência deve permanecer estável durante o funcionamento normal, soft reset, hot reset, powerdown, link down state e outros esperados Situações.

Este problema não será corrigido em uma versão futura do IP Compilador para PCI Express. A operação correta exige que o design siga as restrições do clock de referência descritas na solução alternativa Seção.