ID do artigo: 000075960 Tipo de conteúdo: Solução de problemas Última revisão: 04/07/2012

PlL centralizado em Arria V não pode conduzir duas redes de clock PHY independentes

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Este problema afeta DDR2 e DDR3, LPDDR2, QDR II e RLDRAM Produtos II.

Um erro de ajuste pode ocorrer quando o PLL central em Arria dispositivos V é usado para impulsionar duas redes de clock PHY independentes. Esta circunstância pode ocorrer quando as entradas do clock de referência PLL para duas interfaces de memória são limitados de modo que ambos usem o PLL do centro.

Resolução

A solução alternativa para este problema é usar o PLL do centro para conduza apenas uma única árvore de clock.

Este problema será corrigido em uma versão futura.

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Este artigo aplica-se a 1 produtos

FPGAs Arria® V e FPGAs SoC

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Isenção de responsabilidade

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