ID do artigo: 000076014 Tipo de conteúdo: Solução de problemas Última revisão: 26/12/2013

Por que o controlador SDRAM DDR3 com UniPHY Intel® FPGA IP devolver dados de leitura inválidos após a reinicialização da porta frontal de várias portas?

Ambiente

    Intel® Quartus® II Subscription Edition
    Controlador SDRAM DDR3 com UniPHY Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no software Quartus® II, o controlador SDRAM DDR3 com UniPHY Intel® FPGA IP pode devolver dados de leitura inválidos após uma porta frontal de várias portas (MPFE) ser redefinida (mp_*reset_n*), sem redefinir todo o controlador (ctl_reset_n//soft_reset_nglobal_reset_n). Esse problema ocorre porque o registro do endereço de gravação dos dados de leitura FIFO não está sendo redefinido juntamente com o registro do endereço de leitura. Essa incompatibilidade leva à leitura de endereços que apontam para a localização errada dos dados de leitura devolvidos pelo controlador.

Resolução

Este problema é corrigido no software Quartus® II v15.0.

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