O Software Quartus® II impedirá deliberadamente que você conecte um clock recuperado de um receptor à entrada do clock de referência de um PLL do transmissor.
O clock recuperado é extraído do clock incorporado no fluxo de dados recebido. À medida que o fluxo de dados se propaga em um canal, o clock recuperado terá características de tremedeira indefinidos que, se alimentadas no clock de referência de um transmissor PLL, podem fazer com que a tremedeira de transmissão exceda as especificações de tremedeira de transmissão de determinados protocolos.
O método recomendado para implementar uma arquitetura síncrona de clock recuperado é rotear o clock recuperado fora do FPGA e passar o clock por um limpador de trem antes de rotear de volta para o FPGA através de um dos pinos de referência dedicados do transceptor.