Erro de compilação Cadência NCSim VHDL para Ethernet 10G ethernet de baixa latência

O simulador DE VHDL Cadence NCSim pode causar erro de compilação para designs Mac Ethernet de baixa latência 10G. A biblioteca do simulador o mapeamento no arquivo Qsys.spd mostra o seguinte erro ou semelhante:

ncelab: *W,ARCMRA: Elaborando o TRABALHO. TOP_TB:RTL, MRA (a maioria recentemente analisado) architecture.ncelab: *E,MULVLG: Possíveis ligações por exemplo, a unidade de design "altera_reset_controller" em "top_inst.top_tb_top_inst:rtl" são: alt_em10g32_0.altera_reset_controller:módulo rst_controller.altera_reset_controller:module.ncelab: *W,CUNOTB: a instância do componente não está totalmente vinculada (:top_tb:top_inst:rst_controller) [Arquivo:top_tb_top_inst.vhd, Linha:352].ncsim: 12.20-s014: (c) Direitos autorais 1995-2013 Cadence Design Systems, Inc.ncsim: *F,NOSNAP: Snapshot 'top_tb' não existe nas bibliotecas

Para resolver este problema, regenere os scripts de simulação usando o seguinte comando:

ip-make-simscript --spd= --compile-to-work

Este problema será corrigido em uma versão futura do Quartus SOFTWARE II.