ID do artigo: 000076149 Tipo de conteúdo: Mensagens de erro Última revisão: 16/07/2013

Aviso crítico (176575): não é possível implementar PLL superior/inferior ou esquerdo/direito <pll name="">, porque o clock de entrada do PLL usa LVDS padrão de E/S e tem uma frequência de 800 MHz. No entanto, o dispositivo suporta apenas um...

Ambiente

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Você receberá este erro ao tentar atribuir uma taxa de alternância de 800 MHz ou superior e uma atribuição de E/S LVDS a um pino de clock em dispositivos Stratix® IV com densidades de 820, 530, 360 e 290.

    A Tabela 1-42 no DC e nas características de comutação para dispositivos Stratix IV (PDF) afirma que para um dispositivo de nível de velocidade de -2/2X, 800 MHz é suportado para padrões de E/S verdadeiros diferenciais fHSCLK_in (frequência de clock de entrada).  Isso não se aplica aos dispositivos de maior densidade listados acima.

    Resolução A Tabela 1-42 está programada para ser fixada para determinar que 762 MHz é a frequência máxima suportada nos dispositivos de maior densidade.

    Produtos relacionados

    Este artigo aplica-se a 3 produtos

    FPGA Stratix® IV GT
    FPGA Stratix® IV GX
    FPGA Stratix® IV E

    Isenção de responsabilidade

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