Descrição
Sim. O sinal DCLK, que é o sinal do clock de configuração em serial passivo, paralelo passivo rápido e modos paralelos paralelos passivos, pode alternar antes e após a configuração.
A agregação do DCLK no início da configuração não deve ser um problema se o sinal data for mantido alto ou baixo. FPGAs uma sequência de inicialização nas linhas de DADOS, antes de começar a registrar dados de configuração. Assim, enquanto o sinal DATA não estiver alternado aleatoriamente, as transições DCLK não iniciarão o ciclo de configuração ou causarão erros.
Após a configuração, a entrada no DCLK é ignorada pelo FPGA.