ID do artigo: 000076262 Tipo de conteúdo: Mensagens de erro Última revisão: 14/08/2014

Erro: DATAOUT da porta de saída no dqs_in_delay_1 átomo, que é arriav_delay_chain primitivo, não está conectado a um destino válido

Ambiente

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Você pode ver o erro de síntese acima ao compilar um design de controlador suave Arria® V DDR3 criado com Qsys no software Quartus® II versão 13.0 ou mais recente. O erro ocorre quando a lógica dentro do controlador DDR3 é otimizada porque os sinais Avalon não estavam conectados corretamente a um mestre Avalon e a uma fonte de clock Avalon Mestre.

    Resolução

    Verifique se a interface Avalon está conectada corretamente a um mestre Avalon e a uma Avalon de clock mestre.

    Produtos relacionados

    Este artigo aplica-se a 6 produtos

    FPGAs Arria® V e FPGAs SoC
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Arria® V GZ
    FPGA Arria® V ST SoC
    FPGA Arria® V SX SoC

    Isenção de responsabilidade

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