Devido a® um problema no eSRAM Intel® FPGA IP nas versões 19.3 e anterior do software Intel Quartus Prime Pro, se o seu projeto estiver usando dois eSRAMs, você verá esta mensagem de aviso após análise e síntese:
Aviso(16817): Aviso de HDL verilog em iopll.v(30): sobreposição da definição anterior do módulo iopll
Se os dois eSRAMs possuem os mesmos parâmetros PLL (frequência do clock de referência PLL e frequência de clock desejada pll), a mensagem de aviso pode ser ignorada.
Se os dois eSRAMs têm parâmetros PLL diferentes, após a compilação, eles serão definidos para as mesmas frequências PLL tiradas de um dos parâmetros eSRAM IP. Consulte o relatório Quartus Fitter > Plan Stage > PLL para observar as frequências pll de E/S E/S implementadas.
Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 20.1.