ID do artigo: 000076365 Tipo de conteúdo: Mensagens de erro Última revisão: 11/09/2012

Aviso crítico: <corename>_if0_p0_pin_map.tcl: falha ao encontrar o clock PLL para pinos se0|p0|controller_phy_inst|memphy_top_inst|afi_half_clk_reg</corename>

Ambiente

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Ao compilar o seu projeto DDR2 SDRAM ou DDR3 SDRAM UniPHY na versão 11.0 ou 11.0SP1 do Software Quartus® II, você poderá experimentar o seguinte aviso crítico:

    Aviso crítico: _if0_p0_pin_map.tcl: não foi detectado clock PLL para pinos se0|p0|controller_phy_inst|memphy_top_inst|afi_half_clk_reg

    O aviso crítico não ocorre na primeira compilação do projeto, mas ocorrerá em todas as compiladas subsequentes.

    A causa do problema é RAPID_RECOMPILE_MODE definida como ON, o que faz com que a afi_half_clk_reg não seja preservada nas compiladas subsequentes.

    Resolução

    A solução alternativa é excluir o diretório db antes que o projeto seja recompilação ou desabilite o recompilamento rápido em seu projeto.

    Este problema será corrigido em uma versão futura do software Quartus II.

    Produtos relacionados

    Este artigo aplica-se a 5 produtos

    FPGAs Stratix® III
    FPGAs Stratix® IV
    FPGA Stratix® IV GX
    FPGA Stratix® IV GT
    FPGA Stratix® IV E

    Isenção de responsabilidade

    1

    Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.