ID do artigo: 000076370 Tipo de conteúdo: Solução de problemas Última revisão: 14/11/2014

Saídas de PCS macios JESD204B IP Core TX todos os dados paralelos zero durante o estado de reinicialização

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Quando você selecionar Habilitar PCS macios para o parâmetro de opção PCS, as saídas de PCS suaves TX são todas zero durante o estado de reinicialização. Portanto a latência determinística para o modo subclasse 1 é inconsistente.

Este problema não afeta a funcionalidade do CDR em o lado receptor porque os dados que vão para o CDR não são equilibrados por DC.

Este problema afeta o núcleo IP JESD204B no software Quartus II versão 14.0.

Resolução

Nenhum.

Este problema será corrigido em uma versão futura do JESD204B Núcleo IP.

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