Simulação pós-ajuste para projetos que Arria dispositivos V e Cyclone V com átomos HPS IP podem funcionar incorretamente

Se o seu projeto atingir um dispositivo Arria V ou Cyclone V e inclui átomos IP do sistema de processador rígido (HPS), simulação pós-ajuste pode funcionar incorretamente nas seguintes circunstâncias:

• Se a largura hps2fpga dos dados da interface é configurado para 32 ou 128 bits
• Se a largura fpga2hps dos dados da interface estiver configurada até 32 ou 128 bits
• Se o hps2fpga usuário clock frequências de saída são outros que 100 MHz

Atualize o Arquivo de saída Verilog (.vo) gerado pelo EDA Netlist Writer antes da simulação pós-ajuste, da seguinte forma:

• Adicione um parâmetro nomeado e DATA_WIDTH defina o valor para 32, 64 ou 128 de acordo com o hps2fpga Avançado Largura dos dados da Interface eXtensible (AXI).
• Adicione um parâmetro nomeado e DATA_WIDTH defina o valor para 32, 64 ou 128 de acordo com a fpga2hps AXI largura dos dados.
• Adicione parâmetros nomeados H2F_USER0_CLK_FREQe H2F_USER2_CLK_FREQH2F_USER1_CLK_FREQ . Defina os valores desses parâmetros de acordo com as frequências h2f_user0_clkdo , e h2f_user1_clk do h2f_user2_clk usuário clocks, respectivamente.