ID do artigo: 000076378 Tipo de conteúdo: Solução de problemas Última revisão: 19/11/2018

Erro de ajuste ao usar canais PCIE HIP para design PIPE

Ambiente

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Ao gerar o design do PIPE Gen3x8 com dispositivo de nível de velocidade -2/3 e atribuir os locais dos pinos de tx/rx à colocação do PCIE HIP, haverá erro de ajuste relatado como abaixo:

    Erro(18510): o canal mestre PIPE < ovSOFTPCIE_TxP[4] > não pode ser colocado no local do canal HIP < PIN_BF49 > devido ao requisito de sincronização. Mude o canal mestre para um índice diferente para evitar locais de canal HIP, ou altere a localização do canal mestre para evitar locais de canal HIP ou mude o grau de velocidade para 1.

    Este erro será relatado ao usar a versão de compilação QuartusII® 17.0/17.1 e o dispositivo de destino é de -2/3 de velocidade.

     

    Resolução

    Para a versão de compilação 17.0/17.1, mude o grau de velocidade do dispositivo para 1.

    Este erro foi corrigido pela versão 18.1 e acima da QuartusII®. Recomendamos atualizar a versão QII para 18.1 e acima para o design PIPE série Stratix10®.

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    Este artigo aplica-se a 1 produtos

    FPGA Intel® Stratix® 10 GX

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