Problema crítico
Devido a um problema no software SoC EDS versão 16.0 e anterior, erros de dados podem ser vistos nas interfaces soC Cyclone® V e Arria® V SoC HPS SDRAM no modo LPDDR2.
As interfaces LPDDR2 duras ou suaves em FPGA lógica (não HPS) não são afetadas.
Siga as etapas abaixo para resolver este problema no Software SoC EDS versão 16.0 e anterior.
Esta solução alternativa define manualmente valores pessimistas para leitura e leitura de gravação para o controlador Altera HPS SDRAM no modo LPDDR2, o que pode reduzir o desempenho.
1. Abra o seguinte arquivo do seu BSP do pré-carregador de HPS: u-boot-socfpga/arch/arm/cpu/armv7/socfpga/sdram.c
2. Adicione o código de solução alternativa abaixo após a linha 1345 (u-boot 2013):
COMPARE_FAIL_ACTION
}
}
#endif
/***** START workaround to Set read to read to read and read to write delay ****** /
depuração("configurando manualmente leitura para gravar atrasos de turnaround \n");
register_offset = 0x501c;
/* Leia o valor do registro original */
reg_value = readl(SOCFPGA_SDR_ADDRESS register_offset);
reg_value = 0x44400000;
se (sdram_write_verify(register_offset, reg_value) == 1) {
status = 1;
COMPARE_FAIL_ACTION
}
/***** Solução final*****
/* Restaure o Registro PHY SDR se for válido */
se (sdr_phy_reg != 0xffffffff)
writel (sdr_phy_reg, SOCFPGA_SDR_ADDRESS
3. Regenerar o pré-carregador de software executando make clean e, em seguida, executando make
Este problema está programado para ser corrigido em uma versão futura do Software SoC EDS.