ID do artigo: 000076454 Tipo de conteúdo: Solução de problemas Última revisão: 22/04/2021

Quais são as sequências de calibração para o Intel® Stratix® 10 EMIF IP?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Interfaces de memória externa Intel® Stratix® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Após FPGA configuração do dispositivo, abaixo estão as sequências de calibração do Intel® Stratix® 10 EMIF IP.

    Para o IP NÃO-HPS EMIF, as sequências são calibração de terminação no chip (OCT), calibração de E/S PLL e, em seguida, a calibração EMIF.

    Para o HPS EMIF IP, as sequências de calibração OCT/PLL/EMIF são feitas na primeira fase do HPS e, em seguida, o resto do FPGA é feito no modo FPGA primeiro.

    A calibração de PLL de E/S para PLLs não EMIF também é dividida entre antes da entrada no modo do usuário e após a entrada no modo do usuário, dependendo da configuração do próprio PLL.  Se o PLL usar modos de compensação interna, ele será calibrado antes da entrada no modo do usuário.  Se ele usar os modos de compensação do núcleo, ele será calibrado após a entrada no modo do usuário.  Tudo isso acontece antes da calibração em EMIF, que é feita inteiramente no modo do usuário.

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