Quando o Intel® Stratix® de reconfiguração parcial de Intel® FPGA IP 10 detecta um fluxo de bits parcial corrompido, ele define status[2..0] = 3'b100 = PR_ERROR é acionado. O sinal avst_sink_ready é desafirmado e o controlador de reconfiguração parcial Intel® FPGA IP não aceitará mais nenhum bitstream de reconfiguração parcial até que o IP seja redefinido usando a porta de redefinição.
Antes de redefinir o controlador de reconfiguração parcial Intel® FPGA IP, é necessário garantir que o bitstream parcial restante seja liberado do pipeline de transmissão Avalon® e, somente em seguida, fazer a redefinição para o controlador de reconfiguração parcial Intel® FPGA IP.
Para resolver este problema, implemente o RTL para monitorar a porta status[2.0] e gerar um sinal de avst_sink_ready falso para o controlador de reconfiguração parcial Intel® FPGA IP 10 de Intel® Stratix® 10 quando o PR_ERROR estiver indicado e garantir que o avst_sink_valid tenha concluído a agregação. Isso garantirá que o bitstream de reconfiguração parcial restante seja liberado do pipeline de transmissão Avalon® e, em seguida, aplique o reset no controlador de reconfiguração parcial Intel® Stratix® 10 Intel® FPGA IP.
Após a conclusão, será possível começar a enviar um novo fluxo de bits de reconfiguração parcial para o controlador de reconfiguração parcial Intel® FPGA IP.