Para minimizar o nervosismo ao usar o núcleo MAC IP de baixa latência de 10G em Intel® Arria® 10 dispositivos, é importante garantir que o loop avançado de transferência (ATX) de fase bloqueado (PLL) e o PLL fracionado (fPLL) seja colocado para que eles possa obter o clock de referência de entrada diretamente do buffer do clock de referência sem passar pela rede do clock de referência.
Para obter o melhor desempenho de treme, a Intel recomenda colocar o clock de referência o mais próximo possível do PLL de transmissão.
Use um pino de clock de referência dedicado no mesmo banco do transceptor.
Há dois pinos dedicados de clock de referência (refclk) disponíveis em cada banco de transceptor. O pino de refclk inferior alimenta diretamente o ATX PLL inferior, fPLL e CMU PLL. O pino de refclk superior alimenta diretamente o ATX PLL superior, fPLL e CMU PLL.
Use uma restrição de localização para garantir que as PLL e fPLLs ATX estejam localizadas no local ideal em cima ou em baixo, alinhados com o local do pino de refclk dedicado escolhido.