ID do artigo: 000076515 Tipo de conteúdo: Solução de problemas Última revisão: 01/03/2021

A interface MMR pode ser usada em conjunto com o Monitor de eficiência no Intel® FPGA IP de interface de memória externa?

Ambiente

    Intel® Quartus® Prime Standard Edition
    Intel® Quartus® Prime Pro Edition
    Intel® Quartus® Prime Lite Edition
    Interfaces de memória externa Intel® Arria® 10 FPGA IP
    Interfaces de memória externa Intel® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a uma restrição no software Intel® Quartus® Prime Edition, não é possível habilitar a interface de Configuração mapeada de memória e registro de status (MMR) em conjunto com o Efficiency Monitor na implementação de interfaces DDR3 ou DDR4 usando o Intel FPGA IP de interface de memória externa para dispositivos Intel® Arria® 10, Intel® Cyclone® 10 GX ou Intel® Stratix® 10.

Habilitar as duas opções resultará em um erro como o mostrado abaixo:

Erro: a interface deve ter um clock associado

Resolução

Não há solução planejada para esta restrição.

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Este artigo aplica-se a 3 produtos

FPGA Intel® Cyclone® 10 GX
FPGAs Intel® Arria® 10 e FPGAs SoC
FPGAs Intel® Stratix® 10 e FPGAs SoC

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