ID do artigo: 000076535 Tipo de conteúdo: Solução de problemas Última revisão: 19/06/2020

Por que o intel® P-Tile Avalon® memory mapeado IP para PCI Express* 4,0x4 de projeto de porta raiz relata um erro durante a compilação?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Intel® Stratix® 10 Hard IP para PCI Express* Avalon-MM
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 20.1 ou anterior,® o intel P-Tile Avalon® Memory mapeado IP para PCI Express* 4.0x4 Root Port relata um erro durante a compilação.

Erro(21410): Erro de HDL verilog em s10_rp_avmm_master_hwtcl.v(130): a instrução de controle de eventos dentro do subprograma não é suportada para síntese

Resolução

Para resolver isso, é necessário gerar o arquivo de simulação e síntese separadamente e compilar o exemplo de projeto.

Este problema é corrigido a partir do software Intel® Quartus® Prime Pro/Standard Edition versão 22.4.

 

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