Ao sintetizar um design SystemVerilog no software Quartus® Prime Pro Edition, você pode ver mensagens de erro fatais semelhantes às seguintes:
Erro fatal: violação de segmento em (zero)
Módulo: quartus_syn
Rastreamento de pilha:
0x44d235: VeriPortConnect::CreatePortRefs(Instance*, int não assinado, int não assinado, int*, VeriIdDef*) 0x537 (synth_vrfx2)
0x471d16: VeriInstId::InstantiateModule(VeriIdDef*, Netlist*, Map const*, int não assinado, int não assinado, char const*, Map*) 0x89c (synth_vrfx2)
0x4b7933: VeriModuleInstantiation::ElaborateModuleItemInternal(Map*, Map*) 0x2fa7 (synth_vrfx2)
0x4c1eb8: VeriModule::Elaborado(Map*, Array*, int não assinado) 0xfcc (synth_vrfx2)
0x5594f2: veri_file::Elaborado(char const*, char const*, Map const*) 0x218 (synth_vrfx2)
0x3b9fd6: new_verific::VRFX2_EXTRACTOR::extract_hierarchy(char const*, BASEX_ELABORATE_INFO*, bool, bool) 0x3ac (synth_vrfx2)
Uma solução alternativa possível é usar a conexão de porta explícita em seu arquivo de design SystemVerilog. Por exemplo, substitua (.invalidport) por (.invalidport(invalidport)).
Este problema está programado para ser corrigido em uma versão futura do software Quartus Prime.