ID do artigo: 000076558 Tipo de conteúdo: Solução de problemas Última revisão: 15/06/2015

O software Quartus II não permite mais MAX de 10 dispositivos para usar conectividade não existente entre pinos DPCLK e a rede clock

Ambiente

  • Intel® Quartus® II Subscription Edition
  • Velocidade do
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    As versões 14.1 e 15.0 do software Quartus II podem permitir erroneosamente MAX 10 designs de dispositivos para usar conectividade não existente entre pinos DPCLK e o clock rede; especificamente, o software pode permitir conectividade de DPCLK0 a GCLK[4] e de DPCLK2 para GCLK[9]. Se você usar um desses caminhos não existentes em seu design, o software não indica nenhum problema, mas produz um não funcional design no FPGA. Consulte o usuário MAX 10 clocking e PLL Guia para conectividade DPCLK acessível para GCLK: https://documentation.altera.com/#/00003866-AA.

    Resolução

    Não há solução alternativa. Este problema será corrigido em um software futuro Lançamento.

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® MAX® 10

    Isenção de responsabilidade

    1

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