Devido a um problema na versão 12.1 ou mais recente do software Quartus® II, você pode ver este erro interno se tiver várias entradas da porta rx_cdr_refclk no PHY nativo Stratix® V conectado ao mesmo pino de refclk .
Por exemplo, esse erro pode ocorrer se as portas rx_cdr_refclk(0) e rx_cdr_refclk(1) estiverem conectadas à refclk1 do pino.
Para evitar esse problema, conecte cada entrada de clock do PLL CDR ao seu próprio pino de refclk .
Este problema foi corrigido a partir da versão 13.0 do software Quartus® II.