Para um exemplo de design do modo transmissor simples JESD204B que visa Intel® Arria® 10 dispositivos, você pode observar violações de sincronização entre mgmt_clk e frame_clk no Sofware do Prime Pro Edition de Intel® Quartus® versão 17.0 ou mais recente. Ambos os domínios do clock são de fato assíncronos uns com os outros e, portanto, é seguro cortar caminhos entre ambos os domínios.
Para resolver isso, edite o arquivo altera_jesd204_ed_.sdc e adicione o frame_clk (u_altera_jesd204_ed_qsys_|core_pll|core_pll|frame_clk) na restrição de set_clock_groups da seguinte forma:
set_clock_groups -assíncrono -group {device_clk \
u_altera_jesd204_ed_qsys_|core_pll|core_pll|frame_clk \
u_altera_jesd204_ed_qsys_|core_pll|core_pll|link_clk \
...} \
-group {mgmt_clk...} \
-group {altera_reserved_tck}
Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 17.1.